半導体はどうやって作られる？――ウェハから前工程・後工程・パッケージ・完成品まで

この記事で分かること

• 半導体が材料から製品になるまでの全体の流れ
• 前工程と後工程の違い
• Wafer上にトランジスタと配線を作る方法
• Wafer Test、Dicing、Bonding、Molding、Final Testの役割
• 従来PackageとWLP、Fan-Out、FOWLP、FOPLP、Chipletのつながり

まず結論

半導体製造は、Wafer表面へ微細な回路を作るだけでは終わりません。

材料 → Wafer → 前工程 → 加工済みWafer → Wafer Test → Dicing → Assembly・Bonding → Packaging → Final Test → 半導体製品

という流れを経て、電子機器の基板へ実装できる製品になります。

Wafer上には同じ回路が碁盤目状に多数作られます。その**一つひとつの回路部分を「Die（ダイ）」**と呼びます。Waferから切り分けた後は、一般に「半導体チップ」と呼ばれる部分です。

前工程の加工は非常に重要ですが、Packageがなければ切り分けたチップを外部回路へ安定して接続できず、機械的損傷、湿気、熱から守ることもできません。後工程とPackagingまで含めて初めて、半導体製品の製造全体が見えます。

1. 材料からWaferを作る

代表的な出発材料は高純度シリコンです。単結晶を円柱状のIngotとして成長させ、薄く切断し、研削・研磨・洗浄を行って平坦で清浄なWaferにします。

Waferは単なる円盤ではありません。結晶方位、直径、厚さ、平坦度、表面粗さ、欠陥、抵抗率などが、その後の製造へ影響します。用途によってSiだけでなく、SiC、GaN、GaAsなどの材料も使われます。

2. 前工程――Wafer上に素子と配線を作る

前工程では、一枚のWafer上へ多数のトランジスタと配線層を形成します。代表的な操作は次の循環です。

酸化・熱処理

Si表面へ酸化膜を作る、注入した不純物を活性化する、結晶損傷を回復する、膜質を変えるなどのために熱を使います。温度、時間、雰囲気、昇降温速度の全体が結果へ影響します。

成膜

CVD、PVD・Sputter・蒸着、ALDなどで絶縁膜、導電膜、半導体膜、Barrier膜を形成します。膜厚だけでなく、組成、段差被覆性、応力、密着性、抵抗率、面内均一性を管理します。

Photolithography

Photoresistを塗布し、光を使って回路パターンを転写し、現像して一時的なMaskを作ります。Resolutionに加え、既存層へ正確に重ねるOverlayが重要です。

Etching

Maskで守られていない部分を除去し、パターンを下の膜へ転写します。Wet Etchingは主に薬液反応、Dry EtchingはGas、Radical、Ion、Plasmaなどを利用します。

上位では成膜や洗浄と並ぶ一工程ですが、下層では選択比、異方性、CCP・RIE・ICP、Source・Bias、Sheath、RF、Uniformity、Charge-up、Arcingまで深く分岐します。

イオン注入

Boron、Phosphorus、ArsenicなどをIon化して加速し、必要な領域へ導入して電気的性質を作ります。Doseが量、Energyが主な深さへ影響し、注入後には熱処理による活性化と損傷回復が必要です。

CMP

積層による凹凸を、Slurryの化学作用とPadの機械研磨で平坦化します。次の露光や成膜の基準面を作る工程です。

洗浄

Particle、有機物、金属汚染、薬液残り、反応生成物を除去します。加工工程の間に何度も入り、洗浄後の再付着や乾燥痕も管理します。

検査・計測

膜厚、線幅、形状、Overlay、欠陥、Particle、電気特性を測り、工程条件と装置保全へ結果を戻します。加工と計測の組み合わせで量産を安定させます。

3. 加工済みWaferとWafer Test

前工程が終わると、Wafer上には同じ回路のDieが多数並んでいます。しかし、すべてが必ず正常とは限りません。

Wafer TestではProbe CardをDieの電極へ接触させ、電気的に動作を確認します。良品・不良品の情報をWafer Mapとして記録し、後工程でどのDieを組み立てるか判断します。

ここは完成品のFinal Testとは別です。Wafer Testは切り分け前、Final TestはPackage組立後の検査です。

4. Waferを薄くし、Dieへ切り分ける

用途によってはWafer裏面をBack Grindingで薄くします。薄化はPackageの薄型化や積層に有利ですが、Waferが割れやすくなり、反りや残留応力の管理が難しくなります。

DicingではWafer上のScribe Lineに沿って個々のDieへ分割します。Blade Dicing、Laser Dicingなどがあり、Chipping、Crack、切削粉、熱影響を抑える必要があります。

5. Dieを固定し、外部へ接続する

Die Bonding

DieをLead Frame、Package基板、Interposerなどへ固定します。接着剤、Solder、金属接合などを使い、位置精度、接合強度、Void、熱抵抗を管理します。

Wire Bonding

細いAu、Cu、AlなどのWireでDie Padと外部端子側を接続します。成熟した柔軟な方式ですが、Wire長やLoop形状、寄生Inductance、高密度化に限界があります。

Flip Chip Bonding

Dieを反転し、Bumpを使って基板へ直接接続します。短い接続、多端子、高密度化に向きます。接合後はUnderfillで機械的・熱的な応力を緩和する場合があります。

6. Packageで保護し、外部端子を作る

Moldingでは樹脂などでDieと接続部を封止し、湿気、汚染、機械的損傷から守ります。Packageは保護だけでなく、電源・信号の配線、放熱、機械的支持を担います。

DIP、SOP、QFP、QFN、BGA、CSPなどは端子配置や構造が異なります。用途、端子数、周波数、消費電力、放熱、実装面積、コストに応じて選ばれます。

7. Final Test――製品として確かめる

組立・封止後に、機能、速度、消費電力、入出力、耐圧、温度特性などを検査します。必要に応じて温度を変えた試験、Burn-in、信頼性試験も行います。

Final Testを通過して初めて、基板へ実装できる半導体製品として出荷されます。ただし製品種類によって工程順、試験内容、Package形態は異なります。

8. 先端Packageでは工程の境界が変わる

WLPではWafer状態で再配線や端子形成を行います。Fan-OutではDieの外側へRDLを広げ、端子数と配線自由度を高めます。FOWLPはWafer Level、FOPLPはPanel LevelでFan-Out構造を作る考え方です。

2.5DではInterposer上に複数Dieを配置し、3DではDieを縦方向へ積層します。TSVやTGVはSiやGlassを貫通する接続、Chipletは機能別Dieを組み合わせる設計・実装の考え方です。

これらではPackagingが単なる後処理ではなく、System性能を決める主要技術になります。RDL、DFR、Cu加工、Wet・Dry Etching、Laser Via、Glass、接合、検査が横断的につながります。

FPDの製造工程とはどう違うか

LCDやOLEDなどのFPDも成膜、Photolithography、Etching、洗浄、検査を使いますが、製品と工程体系は半導体Packageとは異なります。

FPDにはTFT Array、Cell、Module工程があり、大型Glass基板、基板世代、たわみ、搬送、Gas・温度・Plasma・RFの大面積均一性が固有の課題になります。共通する基礎技術は相互参照しながら、製品工程としては独立した枝で扱います。

よくある誤解

• 前工程が終われば半導体製品が完成する：加工済みWaferの後に試験、切断、接続、封止、Final Testが必要です。
• PackageはDieを入れる箱である：電気接続、電源供給、Signal Integrity、放熱、保護を担います。
• 後工程は前工程より単純である：薄化、微細接合、高密度配線、熱・応力、検査など独自の難しさがあります。
• すべての製品が同じ順序で作られる：製品、Package、Foundry・OSATの分業によって工程は変わります。
• 先端Packageは前工程と無関係である：RDLやViaなど、成膜、Photolithography、Etching、Platingに近い工程を使います。

さらに深く知る

• 半導体技術の全体地図
• 半導体とは何か？
• 半導体製造装置とは？
• 前工程とは？（下層記事予定）
• 後工程とは？（下層記事予定）
• 半導体Packageとは？
• FOWLPとは？ / FOPLPとは？
• 2.5Dとは？ / 3D実装とは？ / Chipletとは？