半導体パッケージとは？――チップを接続・保護し、熱を逃がす仕組み

まず結論

半導体パッケージは、裸の半導体チップを箱へ入れるだけの工程ではありません。主に次の役割を担います。

• チップと外部基板を電気的に接続する
• 電源と信号を必要な場所へ届ける
• 発生した熱を外部へ逃がす
• 湿気、汚染、衝撃、応力からチップを守る
• 基板へ実装できる形と端子を与える

パッケージの配線や熱設計が不十分なら、チップ単体の性能が高くても製品として能力を発揮できません。

基本的な構成

代表的なパッケージは、半導体チップ、チップを載せる基板またはLead Frame、電極接続、封止材、外部端子から構成されます。

チップの電極とパッケージ側は、細い金属線を使うWire Bondingや、チップを反転してBumpで接続するFlip Chipなどで結ばれます。外側にはLead、Pad、Ballなど、プリント基板へ接続する端子を作ります。

パッケージが担う五つの設計

観点	パッケージの仕事
電気	信号・電源・Groundを低損失で接続する
熱	Junctionから外気や放熱器まで熱経路を作る
機械	チップを固定し、振動や外力から守る
環境	湿気、薬品、汚染物質の侵入を抑える
製造	搬送、検査、基板実装ができる形にする

高速信号では配線の抵抗、容量、Inductance、反射、Crosstalkが問題になります。大電力では熱抵抗、接合部温度、材料の熱膨張差が重要です。

主な方式の地図

従来型パッケージ

DIP、QFP、QFN、BGAなどです。端子形状と内部接続方法に多くの種類があり、実績、コスト、実装性に強みがあります。

Wafer Level Packaging

Wafer状態で再配線や端子形成を進め、切り分け後のPackage寸法をチップに近づけます。小型化に向きますが、端子を配置できる面積に制約があります。

Fan-Out

チップの外側まで再配線領域を広げ、端子数と配置自由度を高めます。Wafer形状で加工するFOWLPと、Panel形状で加工するFOPLPがあります。

2.5D・3D実装

2.5DはInterposerなどの上で複数チップを高密度接続します。3D実装はチップを縦に積み重ねます。短い配線と高帯域化に有利ですが、接合、放熱、検査が難しくなります。

Chiplet

一つの巨大チップへ全機能を載せず、機能ごとの小さなチップを組み合わせます。異なる製造プロセスを使い分けられますが、接続規格、設計分割、試験、熱設計が重要です。

パッケージ方式は何で選ぶか

端子数、信号速度、消費電力、放熱、製品寸法、信頼性、生産数量、組立設備、コストを総合して選びます。高密度な方式が常に最適とは限りません。成熟したQFPやQFNが用途に最も適する場合もあります。

よくある誤解

• Packageはチップを保護する樹脂だけ：配線、電源、信号、熱、機械支持を含むシステムです。
• 小さいPackageほど高性能：端子、熱、実装、信頼性とのバランスが必要です。
• 先端Packageなら微細化は不要：チップ内微細化とPackage内高密度接続は補完関係です。

下層記事

• DIP・QFP・QFN・BGAとは？
• WLPとは？
• FOWLPとは？
• FOPLPとは？
• 2.5Dパッケージとは？
• 3D実装とは？
• TSVとは？
• ガラスインターポーザーとは？
• Chipletとは？